版主: Jeff, Korping_Chang
由 kvl 發表於 週四 12月 04, 2003 12:24 pm
mtlin12 寫:kvl兄:
經過計算溫度效應，假設高溫時BJT Vbe為0.45V，Low TIM的最高A類
(Q5沒有off)輸出僅90mA而已，也就是最大靜態電流45mA的兩倍，比
DB-01的100mA低10%左右。
紙筆計算方式如下:
Bias 1.8V=Q1_Vbe+Q5_Vbe+90mA*10Ω+0mA*10Ω =0.45V*2+0.9V 0mA時，Low TIM的Q5要off了。
由 wensan 發表於 週四 12月 04, 2003 2:34 pm
kvl 寫:mtlin12 寫:kvl兄:
經過計算溫度效應，假設高溫時BJT Vbe為0.45V，Low TIM的最高A類
(Q5沒有off)輸出僅90mA而已，也就是最大靜態電流45mA的兩倍，比
DB-01的100mA低10%左右。
紙筆計算方式如下:
Bias 1.8V=Q1_Vbe+Q5_Vbe+90mA*10Ω+0mA*10Ω =0.45V*2+0.9V 0mA時，Low TIM的Q5要off了。
講清楚，讓您死了這條心。
供電+-24V，靜態第一級2.4mA，第二級約55mA。
當輸出12.01V/100R時:
LOW-TIM--上方122mA、下方2.4mA，第一級上方增為2.8mA
DB--上方120.54mA、下方955.25uA
為什麼?因為DB第一級被限為2.4mA，當加大到6mA會有與low-tim相當的結果。
誰能了解Low TIM的奧義!?
由 wensan 發表於 週四 12月 04, 2003 2:45 pm
JY 寫:這篇不貼過來太可惜了...
發表人: aprilduck
小弟是DL大帥哥筆下---小輩們拜讀眾位先進在這個主題宏量為文而受益良多---應該上來道謝的後生小輩之一
在如沐春風之際也想提供一些小弟曾在職場中領略有關於 DB 及達靈頓的小經驗請眾位先進前輩們提點一番
小弟原來服務的行業是 Space & Terrestrial Photovoltaic，因為這一行的所有設備都真正是靠天吃飯的，有太陽的時候才能搶著充一點電，沒太陽時只能儘量省著用，除了定點定期維修時可以小歇一下，其餘時間無論有無預警都嚴格禁止罷工
所以當時有一部份小弟設計的東西必須在非常嚴苛的工作環境、很低的供電電壓、uW 級靜態消耗功率的條件下勉力掙扎著正常工作，這樣的工作條件在混成厚膜陶瓷基板上實作時，小弟倒是很偏愛使用 DB 的結構 (小弟從沒像 Walt Jung 及 mtlin12 等等前輩一樣用分立的零件去實作過 DB，自是絕對不敢對分立零件兜成的 DB 妄自評論)
當時的故事是小弟的設計始終達不到客戶要求，而整個專案己經在小弟的手上耽誤近12週了 --- 就卡在一個看起來不難解決的問題 --- 輸出級不夠力，無法在設定的輸出電壓擺幅內推出或吃進 +/-250mA 的電流，硬灌或是硬拉電流時輸出級的晶体就用完全截止或完全飽合來抗爭
可問題是，當時小弟公司合作的 fab 使用的 Bipolar die 製程在 3-sigma 的條件下只能開出 hfe 60 的 npn 及 hfe 40 的 pnp 中功率晶体，高功率晶體佔用的矽面積更大, hfe 更是慘不忍睹, 即使是犧牲約 32% 良率在 1-sigma 的條件下也只能拿到中功率 hfe 150 的 npn 及 80 的 pnp，這樣問題就很給他嚴重了，在先不考慮 delta Vbe 會跳出來捅亂子的狀況下，最簡單的辦法是把它們接成達靈頓，這樣可以把驅動級的 Ib 降到 uA 等級，可這樣並沒有解決問題 -----
驅動級的 Ib 經過驅動級的 hfe 放大轉成驅動極的 Ie (同種達靈頓接法) 或 Ic (異種達靈頓接法) 之後還是得要灌進輸出級當輸出級的 Ib 而且這 Ib 還要大到足夠讓輸出級能推出或吃進 +/-250mA 的滿度電流才行，那如果在某個輸出電壓的時不需要滿度電流的情況下 --- 多備著用的輸出級 Ib 用 Force Beta 的方式把它給幹掉 (流到 0V 或 Power Rails 把它浪費掉) 就完美解決了 --- 這也就是說，小弟設計的東西它的最小的靜態消耗電流就是那個準備給輸出級輸出滿度電流的 Ib 加上其他不足掛齒的小食客嘍.....嗯........那小弟公司的客戶要求的 uW 級靜態消耗功率就 .......玩完了
那反正小弟當時服務的行業中能出手數千元美金買一個混成厚膜功能塊(function block)的大老爺還真不算少，真有需要的話一次給他用上個百來顆 bipolar die 或是 IC die 也絲毫不會手軟，所以小弟當時第一個想到的方法是去偵測輸出倒底需要多少電流再來決定該給輸出級多少的 Ib，嗯 ...... 輸出電流愈大給的 Ib 就愈多 ..... 真是好點子..... 可是這不就變成一個正迴授環路了嗎？ 沒關係 ---- 用離散法的 chopper stabilization 方式有規率的剁碎 input 後，輸出加上個低通濾波，在迴路剛剛斷開而 LPF 還搞不清楚發生了什麼事以前趕快用一些數位式的手段來決定要給輸出級多少 Ib 再神不知鬼不覺的把迴路接回去就搞定了，反正小弟當時要做的東西只需要 DC ~ 100Hz (-3db) 的頻寬就夠了，怎樣玩都玩的出來....
當小弟把接好的 breadboard 和看起來還不錯的模擬結果送出去要求做同僚評估 (peer review) 後沒幾天，由可靠度工程師領軍帶著 fab 的制程管控師及小弟的頂頭上司就過來打槍了，原因很簡單 ---- 小弟的 chopper 也必須工作在數 uA 級，為了給 Miller 老爺燒柱好香請他老人家不要隨便出來觀愛 .... 嗯 .... 作亂起見，當時選了一個 Cob 非常小、小於 0.5PF 的 bipolar die 製程拿來做出整個斬波器的功能，製程管控師告訴小弟這個製程本來己經定案會取得生產認證了，但臨時出了一點小問題，所以這個製程的狀態要改為快要但還沒取得生產認證 ---- 這........小弟已經花掉的 6 週時間只好當成是花在公司休假順便心存感恩地磨練儀測及 die bond & wire bond 等等技巧了
接下來那將近 6 週的時間小弟是怎樣磨磳過去的己經記不太清楚了，反正小弟把能變的把戲及同僚間好意提供的協助從頭到尾再從尾到頭都玩完了，期間曾經想過換成 MOS 製程 --- 頂頭上司好心勸阻我死了這條心，即便是其中有些製程己經通過生產認證，但在有可能有幅射線的工作環境中，增強型 MOS 是不存在的，所有的 MOS 都會變成空乏型，要特別產生一個逆偏壓才能阻止所有的 MOS 在有幅射線飛舞助興的情況下快樂的全體導通
在小弟困座愁城無計可施之際，本想約了公司的產品經理一起帶著小弟竭盡所能做出的不合格樣品提頭去見客戶順便吹捧他們一下，如果氣氛還不太壞的情況下當場就可以跪地求.......他們重新檢討放寬一點規格
好說歹說連續幾天美食綿連攻勢下公司內負責這位客戶的 PM 終於答應呈報出差計劃，過了幾天後，比小弟大好多級、掌管市場與銷售的資深董事放話過來說想找小弟談談，心驚膽跳之餘也只能硬著頭皮過去，這位猶太裔的老美在耐心聽完小弟的哭訴抱怨後寫了個電話號碼叫小弟找他的老友 Hans R. Camenzind 聊聊，看看 Hans 能不能幫點忙，趕忙衝去問頂頭上司探探這個 Hans 是何方神聖，上司說﹕你不是想用 chopper & timer 來解決你的問題嗎？老傢伙要你去請教當年在 Signetic 揚名立萬只用 25 顆電晶体就能在矽晶上實作設計出 NE555 的 Hans 啦！
有這等好機會怎會放過，看看時差沒什麼問題焚香沐浴後 --- 沒有啦！ 實際上是準備好所有的資料、紙筆、錄音機後就撥了電話，說明來意並問明可不可以錄音後就開始切入正題 (其實結果是不可以錄音但是可以切入正題)，Hans 率直的告訴小弟﹕你不但想錯了解決方向也問錯了人，你的問題用 DB 結構就解決了 --- 小弟當時還小小反駁了一陣 --- Hans 的回答妙極了﹕是誰告訴你 DB 的那一對電流源是靜態的定電流源呢？正迴授雖然是人人避之為恐不及 --- 如果你不做振盪器的話 --- 但它並不是專門搗蛋用的，你只要對付好因為電流密度不同造成的溫度梯度，避免梯度導致的 Vbe 差異加上小心的調配各元件的係數使得電壓增益略低於一就可以解決你的問題 --- 在混成厚膜上對付溫度梯度不算太難，但小弟實在聽不懂您老在說什麼 --- 老弟！我不是早說了你問錯人了嗎？你的問題早就被 Bob Widlar 解決了，那傢伙已經掛了，但你去找找他在 IEEE 發表的論文，雖然很多業內的機密他藏著沒發表也不能發表，但你好好研究一下就會發現你的問題早就被他玩完了
小弟當時掛上電話後仍然是一頭霧水，但至少有了個方向，Bob Widlar 名氣可大的多了，仔細拜讀一小部份他的論文後終於搞清楚了 Widlar 是如何解決這個問題的, 也感佩於他那種急於向世人介紹他所有的創見及發明但為了保護有價的商業機密而又不得不每件事情都要大玩拼圖遊戲的精力.........也說不定他是樂在其中呢!
Widlar 的解決方式說的最白的是在他 1987 年在 IEEE Jounal of Solid State Circuit 發表 LM12 的研發成果時透露的, 其實這個解決方法搞不好在他被允許發表以前他們早就用翻了用爛了, 即便是這樣他還是依循著他的風格: 凡事只說一半, 而通常他也只畫出一半的圖, 國家半導體 (NS) 獲得 IEEE 同意後把這篇論文納入 NS AP NOTE # AN-446B, 在第二頁的開頭只有寥寥幾字含混不清的介紹 Q12-Q14 的功能, 但仔細比對一下 LM12 的原始規格, 您會發現他只在每半週花了 500uA 的靜態電流源就能指揮輸出級搞出 13A 耶!
就算把下一頁詳圖中那個達靈頓 Q41 的 hfe 扣掉 , 這個約 1000 倍的 GAIN 也大的夠嚇人了, 看看那個騎在第二頁簡圖 Q12 Q16 上的那兩個 Q13 Q14 組成以 Widlar 為名的衛德勒電流源, 不就是活生生的一個帶著正迴授的 Ib 電流源嗎? 那麼那些 IC 規格書上把它一股腦畫成一個圓圈包一個箭頭也是名正言順的理直氣壯了
事後小弟當年的東西當然順利完成, 那趟提頭賠罪之旅也當然也就沒去了
小弟知道小弟這一大篇跟這個討論串的主題壓根沒啥子關係-----
感謝各位先進前輩們耐著性子看完
誰能了解Low TIM的奧義!?由 wensan 發表於 週五 12月 05, 2003 11:50 am
誰能了解Low TIM的奧義!?由 aprilduck 發表於 週六 12月 06, 2003 6:31 am
由 wensan 發表於 週六 12月 06, 2003 7:40 pm
誰能了解Low TIM的奧義!?由 mtlin12 發表於 週六 12月 06, 2003 8:55 pm
由 wensan 發表於 週六 12月 06, 2003 11:17 pm
mtlin12 寫:http://www.elecdesign.com/Globals/PlanetEE/Content/2800.html
Walt Jung所提的(R3-R4 ) 即圖中R4、R5是調整Vbe使用的。
=======================================
Here, the VBEs aren't exactly equal between complements
Q1-Q2, or for Q1-Q3, and the idle current in Q3 is more
than 10 mA (about 13 mA). Similar reasoning applies to Q2-Q4. Either more or less output-stage current through Q3-Q4 can easily be affected, simply by adjusting the relative
values of R3/R6 and R4/R7 together. This is best done via
the choice of R3-R4 value, leaving R6-R7 fixed.
=======================================
與您所謂的『驅動級電晶體有加射極電阻，電流源隨輸出電流變大而變大時，驅動級電晶體射極電阻的壓降也加大，才會有動態A類的效果』，並不相同。
像DB-01沒有 圖中R4、R5，主要是CRD1、2本身就是驅動級電晶體的射極電阻，並無需再另外加上。
誰能了解Low TIM的奧義!?由 uuu 發表於 週日 12月 07, 2003 8:17 pm
圖中的靈魂R10......粉妙
由 wensan 發表於 週一 12月 08, 2003 4:23 pm
誰能了解Low TIM的奧義!?由 viaviavia 發表於 週二 12月 09, 2003 10:45 am
由 wensan 發表於 週三 12月 10, 2003 5:12 pm
誰能了解Low TIM的奧義!?由 wensan 發表於 週五 12月 12, 2003 6:39 am
誰能了解Low TIM的奧義!?由 狂人 發表於 週六 12月 13, 2003 12:32 pm
genome 寫:ArvoEX 寫:wensan 寫:特別聲明！本人並未收取任何廣告費，為這本書或軟體做廣告。
所以我合理的懷疑您是該書作者
...快逃
唉唉
wensan兄不是一開始就說了嗎
"「台科大」出版、盧佑銘編著、「OrCAD PSpice A/D V9.0電子電路分析」"
由 skychu 發表於 週日 12月 14, 2003 8:59 am
wensan 寫:
因此這其實是一個抑制Vin與Vout發生差異的「負回授」控制迴路！！！
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果然是高手出招, 只需一招啊...
